Kimi | 33.333MHz PS-PL Clock Wiring

En la placa EBAZ4205, cómo conectar físicamente mediante un cable el reloj de 33.333 Mhz situado en la parte PS a la parte PL ?

Conectar PS-PL

El usuario pregunta sobre la placa EBAZ4205 y cómo conectar físicamente el reloj de 33.333 MHz de la parte PS (Processing System) a la parte PL (Programmable Logic) mediante un cable. Necesito buscar información específica sobre esta placa, que es una placa de desarrollo basada en el Zynq-7000 (Xilinx). Voy a buscar información sobre esta placa y cómo hacer esta conexión de reloj.

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EBAZ4205 Zynq clock PS to PL 33.333 MHz connection EBAZ4205 placa conectar reloj PS PL cable físico EBAZ4205 clock routing PS PL hardware modification

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EBAZ cristal PL

El usuario pregunta específicamente sobre cómo conectar físicamente mediante un cable el reloj de 33.333 MHz de la parte PS a la parte PL en la placa EBAZ4205.

Basándome en la información de búsqueda, veo que:

La placa EBAZ4205 tiene un cristal de 33.333 MHz que alimenta únicamente la parte PS (Processing System) del Zynq-7010.
La parte PL (Programmable Logic) no tiene su propio cristal de reloj en esta placa.
Para obtener un reloj en la PL, se debe configurar el PS para generar "fabric clocks" (FCLK_CLK0, FCLK_CLK1, etc.) que se envían desde el PS hacia la PL a través de conexiones internas del chip Zynq.
No se necesita un cable físico externo - esto se hace mediante la configuración del PS en Vivado (a través de la interfaz EMIO/fabric clocks).
Sin embargo, si el usuario quiere llevar un reloj específico a un pin físico externo de la PL (por ejemplo, para usarlo fuera del chip o para alimentar otro componente), sí necesitaría hacer una conexión física desde un pin de salida de la PL.

Pero la pregunta específica es "cómo conectar físicamente mediante un cable el reloj de 33.333 Mhz situado en la parte PS a la parte PL". Esto parece que el usuario quiere hacer una conexión física externa.

Espera, déjame reconsiderar. En el Zynq-7000, el reloj del PS (33.333 MHz) es para el PS. La PL obtiene sus relojes a través de los "PL Fabric Clocks" (FCLK_CLK0-3) que son generados por el PS internamente y enviados a la PL. Esto NO requiere un cable físico - es una conexión interna del chip.

Sin embargo, si el usuario quiere usar el reloj de 33.333 MHz físico (el cristal) para alimentar algo en la PL, tendría que:

Soldar un cable desde el cristal/punto de reloj del PS a un pin de entrada de clock de la PL
O usar los FCLK_CLKx que genera el PS y los saca por pines de la PL

Pero la pregunta es un poco ambigua. Déjame buscar más información específica sobre si hay alguna forma de conectar físicamente el reloj del PS a la PL en la EBAZ4205.

En realidad, creo que el usuario puede estar confundiendo algo. En la EBAZ4205, el reloj de 33.333 MHz alimenta el PS. Para que la PL tenga reloj, se configura el PS en Vivado para generar FCLK_CLKx (fabric clocks) que van internamente del PS a la PL. No se necesita cable físico.

Pero si el usuario quiere usar el reloj de 33.333 MHz como entrada de reloj externo para la PL (por ejemplo, para un diseño puramente PL sin PS), entonces sí necesitaría una modificación física.

Veamos los resultados de búsqueda:

En web_search:1#6 se menciona: "the unique 33,3 MHz crystal clock supply the PS only and to get a clock for the PL you must 'turn on' the PS as well"
En web_search:1#2 se menciona: "The PS (the ARM processing cores) provides clock signals that can be used in the PL (the FPGA logic). There are a few ways to use them, but the easiest is probably using the block design feature in Vivado."
En web_search:1#3 se menciona: "if your board doesn't come with a crystall oscillator, which provides a clock signal to the ethernet transceiver (IP101GA), you don't need to get one since it is easier to get the PL side of the Zynq SoC to provide the clock signal"

Creo que la respuesta correcta es: NO se necesita un cable físico. El reloj se pasa del PS a la PL mediante la configuración de "Fabric Clocks" (FCLK_CLK0-3) en el Zynq Processing System dentro de Vivado. Esto es una conexión interna del chip.

Sin embargo, si el usuario quiere un reloj físico de 33.333 MHz en un pin externo, puede configurar el PS para generar un FCLK_CLKx a 33.333 MHz y llevarlo a un pin de la PL mediante el XDC.

Pero la pregunta específica dice "mediante un cable" y "físicamente". Quizás el usuario quiere saber si puede soldar un cable desde el cristal del PS a un pin de entrada de clock de la PL. Eso sería posible técnicamente pero no es la forma recomendada.

Déjame dar una respuesta completa que cubra ambas posibilidades:

La forma correcta (sin cable): usar FCLK_CLKx desde el PS a la PL mediante configuración en Vivado
La forma física (con cable): si realmente necesita el reloj del cristal en un pin de la PL, tendría que soldar un cable desde el cristal/punto de test a un pin de entrada de clock de la PL

Voy a buscar más información sobre el esquemático de la EBAZ4205 para ver si hay algún punto de test o si el cristal está accesible.

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EBAZ4205 schematic 33.333 MHz crystal PS clock pin location EBAZ4205 Zynq PS clock input pin PL clock input external connection EBAZ4205 board schematic crystal oscillator Y1 Y2

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GCLK en EBAZ4205

Ahora tengo una imagen más clara. Déjame analizar lo que el usuario pregunta:

"En la placa EBAZ4205, cómo conectar físicamente mediante un cable el reloj de 33.333 Mhz situado en la parte PS a la parte PL ?"

La placa EBAZ4205 tiene un cristal de 33.333 MHz que alimenta el PS (Processing System) del Zynq-7010. El usuario pregunta cómo conectar físicamente este reloj a la PL (Programmable Logic) mediante un cable.

Basándome en la información recopilada:

En la EBAZ4205, el cristal de 33.333 MHz está conectado al pin PS_CLK del Zynq-7010, que es una entrada dedicada del PS. Este reloj NO está disponible directamente en ningún pin de la PL.
La PL de la EBAZ4205 no tiene su propio oscilador de reloj. Para que la PL funcione, necesita obtener el reloj del PS a través de los "Fabric Clocks" (FCLK_CLK0 a FCLK_CLK3), que son conexiones internas del chip Zynq. Esto se configura en Vivado, NO requiere un cable físico.
Sin embargo, si el usuario quiere usar el reloj de 33.333 MHz físico (no un reloj derivado del PS) como entrada de reloj para la PL, tendría que hacer una modificación física:
- El cristal de 33.333 MHz está en la placa, probablemente cerca del Zynq
- Habría que soldar un cable desde el pad del cristal o un punto de test a un pin de entrada de reloj global (GCLK) de la PL
- Pero esto NO es la forma recomendada ni estándar
La forma correcta y estándar es:
- Configurar el Zynq PS en Vivado para generar un FCLK_CLKx (por ejemplo FCLK_CLK0) a la frecuencia deseada
- Este reloj se genera internamente por los PLL del PS y se envía a la PL
- No se necesita cable físico, es una conexión interna del chip
Si el usuario quiere llevar el reloj de 33.333 MHz a un pin físico externo de la PL (por ejemplo, para alimentar otro componente), puede:
- Configurar el PS para generar FCLK_CLK0 = 33.333 MHz
- En el diseño de Vivado, conectar FCLK_CLK0 a un pin de salida de la PL
- Definir el pin en el archivo XDC

Pero la pregunta específica es "cómo conectar físicamente mediante un cable el reloj de 33.333 Mhz situado en la parte PS a la parte PL". Creo que el usuario puede estar confundido y cree que necesita un cable físico. La respuesta correcta es que NO se necesita cable físico - esto se hace mediante la configuración del PS en Vivado.

Sin embargo, si el usuario realmente quiere hacer una conexión física (por ejemplo, para usar el reloj del cristal sin encender el PS), entonces sí necesitaría soldar un cable desde el cristal a un pin de entrada de reloj de la PL.

Voy a dar una respuesta completa que cubra:

La forma correcta (sin cable): usar FCLK_CLKx del PS
La forma física (con cable): si realmente quiere acceder al cristal, tendría que soldar desde el cristal/punto de test a un pin GCLK de la PL

Veamos el esquemático mencionado en web_search:2#2 - muestra el cristal de 33.333MHz conectado a través de capacitores. El cristal está etiquetado como "33.333MHZ" y está conectado al pin PS_CLK del Zynq.

En el Zynq-7010 (CLG400), el pin PS_CLK es F7. Los pines de reloj de la PL (GCLK) son diferentes.

Los pines GCLK del Zynq-7010 CLG400 son:

Bank 34: K17, K18, L14, L15, M14, M15, N14, N15
Bank 35: F16, F17, G15, G16, H15, H16, J15, J16

Pero en la EBAZ4205, muchos de estos pines no están conectados a los headers. Necesito ver qué pines de la PL están disponibles en los conectores DATA1, DATA2, DATA3.

De los resultados de búsqueda:

DATA1, DATA2, DATA3 son los conectores de expansión de 20 pines
Los pines del fan también están disponibles

Pero no tengo la lista completa de pines GCLK disponibles en los headers de la EBAZ4205.

Creo que la mejor respuesta es explicar que:

NO se necesita cable físico para usar el reloj del PS en la PL - se hace mediante FCLK_CLKx en Vivado
Si el usuario quiere acceder físicamente al cristal de 33.333 MHz, tendría que soldar un cable desde el pad del cristal (o un punto de test cercano) a un pin de entrada de reloj global (GCLK) de la PL que esté disponible en los headers

Voy a estructurar mi respuesta en español, ya que el usuario preguntó en español.

Github

Buttons and clock on XDC Constraints · xjtuecho EBAZ4205

Github

Buttons and clock on XDC Constraints · xjtuecho EBAZ4205

element14 Community

PS clock to PL

En la EBAZ4205 el cristal de 33.333 MHz alimenta exclusivamente el PS (Processing System) del Zynq-7010 a través del pin dedicado PS_CLK. La PL (Programmable Logic) no tiene acceso directo a este cristal, ni tampoco dispone de oscilador propio en la placa.

Forma correcta: sin cable físico

No necesitas soldar ningún cable. El Zynq-7010 puede generar hasta 4 relojes internos (FCLK_CLK0 a FCLK_CLK3) desde sus PLLs y enviarlos directamente a la PL. Esto es una conexión interna del chip, no requiere modificaciones físicas.

Para hacerlo en Vivado:

Añade el bloque Zynq7 Processing System al Block Design.
Haz doble clic → Clock Configuration → PL Fabric Clocks.
Habilita FCLK_CLK0 (o el que necesites) y configura la frecuencia deseada (puedes poner 33.333 MHz si lo necesitas).
Conecta FCLK_CLK0 a tu lógica en el diagrama de bloques.

Estos relojes salen automáticamente del PS hacia la PL sin intervención física. Es el método estándar y el que usan todos los proyectos de la EBAZ4205.

Si realmente necesitas el reloj físico de 33.333 MHz en un pin de la PL

Si tu objetivo es usar el cristal original como entrada de reloj externo para la PL (por ejemplo, para un diseño "baremetal" sin activar el PS), sí necesitarías una modificación física:

Localiza el cristal de 33.333 MHz en la placa (está cerca del Zynq, etiquetado como 33.333MHZ en el esquemático).
Identifica un pin GCLK (Global Clock) de la PL disponible en los conectores de expansión (DATA1, DATA2, DATA3 o los pines del fan). Los pines GCLK del Zynq-7010 CLG400 en el bank 34 incluyen K17, K18, L14, L15, M14, M15, N14, N15; en el bank 35: F16, F17, G15, G16, H15, H16, J15, J16.
Comprueba cuáles de estos pines están rutados a los headers de la EBAZ4205 (consulta el repositorio de xjtuecho para el esquemático completo).
Solda un cable desde el pad del cristal (o un punto de test cercano) al pin GCLK elegido.

En tu XDC declara ese pin como entrada de reloj:

tcl

set_property -dict {PACKAGE_PIN K18 IOSTANDARD LVCMOS33} [get_ports clk_in]
create_clock -period 30.000 -name ps_clk [get_ports clk_in]

⚠️ Advertencia: Esta modificación física no es la forma habitual de trabajar con la EBAZ4205. En la práctica, la PL de esta placa depende del PS para obtener reloj, ya que no lleva oscilador propio. La forma estándar es siempre configurar los FCLK_CLKx desde Vivado/Vitis.

Resumen

Tabellen

Método	¿Cable?	Descripción
FCLK_CLKx (recomendado)	No	Configura el PS en Vivado para generar el reloj y enviarlo internamente a la PL
Modificación física	Sí	Solda un cable desde el cristal a un pin GCLK de la PL disponible en los headers

Si tu intención es simplemente tener un reloj de 33.333 MHz para tu lógica en la PL, usa el primer método: configura FCLK_CLK0 = 33.333 MHz en el Zynq PS y conecta ese puerto a tu diseño. No necesitas tocar el hardware.