bex / PicoRV32 是基于 openroad 的一个经典项目么？有哪些基于 openroad 的项目，设计验证数据开源度非常高的，可以学习的参考

OpenROAD Open-Source Projects Providing Ibex/PicoRV32 Verification Data

The user asks about Ibex/PicoRV32 in OpenROAD, and asks for OpenROAD-based open-source projects with highly available design verification data. This is somewhat niche and could have changed — but mostly stable. A quick search could help confirm current projects and repos (e.g., OpenLane designs, Efabless/Open MPW shuttle projects, Tiny Tapeout, OpenROAD-flow-scripts designs, OpenFASoC, Caravel, Zero ASIC, etc.). Given guidance on memory-risky/niche topics, a search round is appropriate.

Let me do a web search.

我来搜索一下当前基于 OpenROAD 的开源设计项目情况，确保信息准确。

OpenROAD open source tapeout projects ibex swerv skywater 130nm OpenROAD-flow-scripts designs list ASAP7 nangate45 sky130hd Tiny Tapeout OpenLane open source silicon projects list OpenFASoC open source analog digital generators tapeout

50 results

High Open Design Projects Ibex ORFS Suite Caravel And More

I have good sources. Now compose an answer in Chinese, well-structured, listing projects with high open design/verification data:

Ibex/PicoRV32 — yes, they're classic benchmarks inside ORFS designs directory, with full config.mk, SDC, rules.json, metadata-base-ok.json — "golden" metrics.
ORFS design suite itself (ibex, swerv, aes, jpeg, bp_fe/bp_be, ariane136, riscv32i, coyote, etc. across sky130hd/nangate45/asap7/gf12...).
Caravel / Open MPW shuttle projects (Efabless, thousands of open designs with GDS + reports).
Tiny Tapeout — all designs must be open source; silicon proven list.
OpenFASoC — analog generators with tapeout data (specs, power, area).
BlackParrot, Ariane, SweRV EH1.
Zero ASIC / OpenRoad CI dashboard metrics.
OpenLane2 + OpenLane2 based designs.

Citations required since I used search info. Use [^N^] markers per protocol.

Ibex / PicoRV32 确实是 OpenROAD 生态里的经典参考设计

Ibex 是 OpenROAD-flow-scripts（ORFS）官方设计套件里的核心 benchmark 之一，甚至 OpenROAD 在 MICRO 2022 的官方教程就是以"用 OpenROAD 实现 Ibex RISC-V 核"为主线的教学案例。学术界大量基于 OpenROAD 的论文（如布线预测、ML 辅助物理设计）也都用 IBEX 作为标准测试设计，横跨 NanGate45、SKY130、ASAP7 甚至商业 12nm 节点。PicoRV32 则是 OpenLane/Efabless MPW 生态里的常客（上一轮的示例）。

下面按"开源数据的完整程度"分类，推荐可学习的项目。

一、ORFS 官方设计套件（数据最全、首选）

仓库：OpenROAD-flow-scripts/flow/designs/

这是唯一做到"设计 + 约束 + 期望指标（golden）+ 判定规则"全部开源的地方。每个设计的目录里有：

plain

designs/sky130hd/ibex/
├── config.mk               # 完整流程配置（利用率、密度等）
├── constraint.sdc          # 时序约束
├── metadata-base-ok.json   # "及格线"指标：WNS/TNS、面积、功耗、DRC 数
├── rules.json              # CI 判定规则（每项指标的容差）
└── autotuner.json          # 自动调参搜索空间

学习价值：metadata-base-ok.json 就是上一轮讨论的"达标判定"的真实工业案例——OpenROAD 自己的 CI 就是拿这些值做回归判定的，且 CI 测试集还包含 80+ 个来自 SkyWater 流片班车的真实流片设计。

值得看的 CPU 类设计：

Table

设计	工艺节点	特点
ibex	sky130hd / nangate45 / asap7	入门首选，无宏单元，规模适中
swerv_wrapper	nangate45 等	Western Digital 的 SweRV EH1，含 28 个 SRAM 宏，学习宏布局
bp_fe / bp_be	nangate45	BlackParrot 处理器前端/后端，含宏
ariane136	nangate45	ETH 的 64 位 Ariane 核，规模较大
riscv32i / coyote	sky130hd / 商业节点	小型到中型 RISC-V 设计

学这些的正确姿势：跑完流程后把你的 logs/reports 与 metadata-base-ok.json 逐项 diff，理解为什么官方把 WNS 容差设成那个值。

二、Tiny Tapeout（"流片验证"数据最全）

网址：tinytapeout.com

最大特点：所有参赛设计强制开源（RTL、GDS、OpenLane 配置全部公开），且有大量实测硅片数据——官网维护了"silicon proven"清单，标注每个设计经过几轮实测确认工作正常。其中 CPU/SoC 类亮点：

TinyQV —— 众包 RISC-V SoC，多轮硅验证通过
KianV uLinux SoC —— 能跑 Linux 的 RISC-V，多次流片成功
DJ8 8-bit CPU、Lipsi（号称世界最小处理器）、Zilog Z80 等

想研究"设计验证数据"与"实测结果"的对应关系（比如某设计 STA 裕量多少、实测能跑多快），这是最独特的资源——大多数项目还附带作者的实测博客。

三、Caravel + Open MPW 班车项目（SoC 级集成）

efabless/caravel：Efabless 的标准 SoC harness，管理自己的用户项目区。其 GitHub 组织下有 100+ 个公开 Verilog 仓库
，全部通过 OpenLane（基于 OpenROAD）流片。
Google/Efabless/SkyWater 的 OpenMPW 班车已流片数千个设计，从 RI5CY、AES 核到 MEMS 控制器。每个项目仓库包含完整 GDS、最终报告（时序、面积、DRC/LVS 结果），是"RTL→流片→回测"全链路开源数据的富矿。

四、OpenFASoC（模拟/混合信号方向）

密歇根大学主导的全自动模拟电路生成器项目，基于 OpenROAD + Xyce。包含温度传感器、数字 LDO、DC-DC 转换器、PLL、SAR ADC 等生成器，已多次流片成功

。特别有价值的是它公开了设计指标与后仿真的对照数据，例如 SAR ADC：面积 0.04 mm²，功耗 6.72 µW（原理图级）→ 11.2 µW（PEX 后仿真），ENOB 7.86 → 7.75

——这正是"设计指标 vs 实际验证数据"教学意义最强的材料。

五、学术大核项目

BlackParrot：开源 64 位 RISC-V 多核处理器，曾用 OpenROAD 的 RTL-MP 做 12nm 物理设计，达到高频小面积。其 bp_fe/bp_be 就是 ORFS 官方设计。
SweRV EH1 / EL2（CHIPS Alliance）：工业级 RISC-V 核，ORFS 中的 swerv_wrapper 是学"含大量 SRAM 宏的 CPU 布局"的最佳样本。